Fach- & Kooperations-Workshop "Technologie und deren Auswirkung"

In Zusammenarbeit mit den Projekten: AIS, DETAILS, LEMOS, Sigma65 und URANOS findet am 11.5.2007 in Dresden ein Fach- & Kooperationsworkshop zum Thema Technologie und deren Auswirkung statt. Die Veranstaltung schließt an den vom IC Arbeitskreis des Silicon Saxony e.V. (www.silicon-saxony.net) am Vortag ebenfalls in Dresden durchgeführten "IC-Design-Workshop" an, der zum Thema Entwurf von integrierten Analog-/Mixed-Signal-/HF-Schaltungen organisiert wird. Die Themen dieser Veranstaltung werden in den Fach- & Kooperationsworkshop mit einfließen.

Seitdem der Schritt zu Technologien Richtung 45 nm und darunter vollzogen wurde, werden die Aspekte der Fertigung wie Abstand (pitch), Mobilität (mobility), Schwankungen (variability), Kriechverlust (leakage) und Funktionssicherheit (reliability) zu einer immer größeren Herausforderung. Konnten diese Aspekte beim Einsatz neuer Prozesstechnologien früher vernachlässigt werden, frei nach dem Motto: Leckstrom ist irrelevant, so ist das heute nicht mehr der Fall. Die klassische Skalierung, bei der das verwendete Material eine weitere physikalische Strukturverkleinerung klaglos hinnimmt, ist an ihre Grenzen gestoßen. Die rote Mauer der Technologie (benannt nach der red brick wall aus der SIA Roadmap) zeigt für Technologien kleiner als 180 nm auf, zu welchen Bereichen es bis jetzt keine bekannten Lösungen gibt. Die Probleme zu verstehen, denen der Chip-Designer und der Prozess-Ingenieure sich zu stellen hat, ist das Ziel des Fach- und Kooperationsworkshops Technolgie. Über Nacht wird Niemand zu einem Experten im jeweils anderen Bereich werden können, aber Kenntnisse und Erfahrungen auszutauschen und die Herausforderungen des jeweils anderen zu verstehen, ist ein notwendiger Schritt.

Themen des Workshops werden u.a. die Evolution der Fertigungsprozesse und deren Auswirkungen auf den Schaltungsentwurf sowie Einflüsse der fortschreitenden CMOS-Skalierung auf den heutigen Schaltungs- und Systementwurf sein. Mögliche Fragestellungen in diesem Zusammenhang sind:

• Können Analogschaltungen noch zuverlässig mit hoher Qualität unterhalb der 65 nm CMOS-Technologie entwickelt werden?
• High Performance @ Low Cost: Traum oder Realität?
• Welche Technologieeigenschaften sind heute zusätzlich im Systementwurf zu berücksichtigen?
• Lassen sich analoge Schaltungen im gleichen Masse miniaturisieren (skalieren) wie digitale oder erreichen wir bald ein Limit?
• Umgang mit kleinem Headroom durch tiefe Versorgungsspannungen (low VDD)
• Leakage und Power-Optimierung, was gibt es für Möglichkeiten?
• Handhabung der hohen Anzahl von parasitären Effekten und viel komplexeren Entwurfsregeln, z.B.: in Nanometer-Prozessen: DRC ist nicht mehr nur eine Pass/No-Pass-Routine, sondern es werden Preferred Rules und effizientere Debugging-Techniken benötigt.
• Erfahrungen mit OPC (Optical Proximity Correction) bei Analogschaltungen für gutes Matching?
• Erfahrungsaustausch der Designer für Technologieknoten kleiner, gleich 90 nm
• Erfahrungen mit Auswirkungen auf den Design-Flow und die Entwurfswerkzeuge

Beteiligte Projekte:

• AIS
• DETAILS
• LEMOS
• Sigma65
• URANOS

• Name des Autors
• Titel
• inhaltlicher Schwerpunkt der Präsentation

• Tagungsraum
• Workshopunterlagen
• Kaffeepause und Tagungsgetränke
• Mittagessen