Authors: Maximilian Mittag, Robert Bosch GmbH, DE; Göran Jerke, Robert Bosch GmbH, DE;
Zusammenfassung:
Kurzfassung
Smart Power ICs werden oft als Chip-Familie entworfen, deren verschiedene Ausprägungen in unterschiedliche Gehäu-se verpackt werden. Um die Entwicklungszeit zu verkürzen, ist das Layout der Zellen so zu entwickeln, dass diese in allen Ausprägungen der Familie wiederverwendet werden können. Die geometrischen Randbedingungen (Constraints), die sich durch die unterschiedlichen Gehäuse ergeben, sind für jede Zelle des IC-Designs zu beachten. In diesem Beitrag wird gezeigt, wie Top-Down deklarierte, geometrische Constraints für den Bottom-Up Layoutentwurf solcher Zellen verwendet werden können. Für die so entworfenen Zellen ist sichergestellt, dass sie in allen Ausprägungen der Familie wiederverwendet werden können.
Publication Date: 2011/11/09
Location of Publication: VDE Analog 2011 in Erlangen
Keywords: Energy Efficiency; Energy Management
